Congratulation from Internet Conference!
Hello
ДОСЛІДЖЕННЯ РЕАЛІЗАЦІЇ АРИФМЕТИЧНИХ ПРИСТРОЇВ НА БАЗІ FPGA
05.04.2023 18:42
[1. Information systems and technologies]
Author: Коваль Олександр Васильович, доктор технічних наук, доцент, Національний технічний університет України «Київський політехнічний інститут ім. Ігоря Сікорського», м. Київ; Ковальов Микола Олександрович, кандидат технічних наук, доцент, Національний технічний університет України «Київський політехнічний інститут ім. Ігоря Сікорського», м. Київ
При організації функціонування комп’ютерної системи (КС) в реальному масштабі часу обчислення проводяться в темпі, що забезпечує обслуговування певного зовнішнього по відношенню до КС процесу. Необхідність такої обробки виникає у системах керування промисловими, аерокосмічними, транспортними, військовими засобами, тощо. При цьому нерідко необхідно обчислювати багатомісні арифметичні вирази (наприклад, дробово-раціональні наближення функцій). До функціонування КС у цьому режимі виставляються високі вимоги швидкодії та надійності. Програмні засоби обчислень можуть не задовольняти цим вимогам, тому застосовують апаратні рішення таких задач.
Таким чином, метою дослідження є зменшення ресурсоємності, енергоспоживання та підвищення швидкодії арифметичних пристроїв (АП), що функціонують у реальному часі.
Вочевидь доцільність застосування сучасної елементної бази, в тому числі FPGA, для синтезу АП з метою підвищення їх техніко-економічних характеристик. Це пов'язано з їхніми особливостями високої інтеграції функціональних елементів, швидкодією, ефективною реалізацією паралелізму, властивого задачі. За комплексом цих показників FPGA вигідно відрізняються від, наприклад, промислових комп'ютерів, цифрових сигнальних процесорів, мікроконтролерів, тощо [1, 2].
Для побудови АП використовувався структурний метод [3], заснований на поєднанні операційних блоків (ОБ) множення, ділення та додавання відповідно до графа потоку обчислень, представленого ярусно-паралельною формою (ЯПФ). Реалізація математичних обчислень традиційними арифметичними ОБ паралельного типу [4] вимагає перед початком обчислень наявності всіх розрядів операндів. Однак відомі неавтономні методи обчислень (on-line arithmetic) [3], що дозволяють суміщати процеси порозрядного вводу і обробки інформації. На кожному кроці обчислень у квазіпаралельні ОБ, що реалізують неавтономні обчислення, подаються розряди операндів, і з затримкою на кілька кроків формуються чергові, незмінні в подальшому, розряди результатів, починаючи зі старших. При виконанні послідовності операцій розряд проміжного результату, отриманий на i-му кроці в одному ОБ, може бути використаний на (i+1)-му кроці в іншому ОБ в якості чергового розряду операнда. У цьому випадку виконання кожної наступної операції починається відразу після отримання старшого розряду результату-операнда, подібно конвеєрній обробці інформації. Тому послідовності залежних операцій виконуються в режимі суміщення, що створює передумови для зменшення загального часу їх виконання в порівнянні з ОБ паралельного типу. Для подання операндів і результату в квазіпаралельних ОБ зазвичай використовуються надлишкові системи числення, що також істотно знижує розрядність шин передачі чисел між ними.
Оцінку різних методів побудови АП структурним методом проведемо на прикладі реалізації дробово-раціонального виразу:
На рис. 1 представлена ЯПФ графу потоку обчислень цього виразу.
Рис. 1. Граф потоку обчислень функції Z
В одному випадку для побудови АП використовуються паралельні ОБ послідовної дії (множення за 1-ю схемою, ділення без відновлення залишку), в іншому – квазіпаралельні ОБ (рис. 2) [3]. В результаті кожний АП включає 5 ОБ множення та ОБ ділення. До АП паралельного типу також входять 4 2-входових ОБ додавання. Крім того, в АП квазіпаралельного типу (рис. 3) необхідно використовувати блоки затримки для синхронізації подачі на входи квазіпаралельних ОБ однойменних розрядів операндів. Обчислення Z відповідно до побудованої ЯПФ (рис. 1) проводилися над даними в форматі з фіксованою точкою різної розрядності. Опис схем АП проводився мовою VHDL.
Рис. 2. Схема квазіпаралельного ОБ ділення: COM - комутатор; REG – регістр; SREG ¬ регістр зсуву; ADD – суматор; BS – блок синхронізації; Pad – шинний формувач; AU - керуючий автомат; сигнали: Hi, Li – цифри операндів у надлишковій системі числення; CLK – тактування; END - завершення поділу; STRT – старт
Їх побудова та моделювання виконані на базі FPGA Spartan 3 у середовищах САПР ISE Webpack фірми Xilinx та Siemens Modelsim. На основі отриманих характеристик синтезованих схем побудовано залежності ресурсомісткості та швидкодії АП від розрядності обчислень (рис. 4) та проведено їх порівняння.
Рис. 4. Залежність ресурсомісткості, швидкодії та часу обчислення функції Z від розрядності АП (пунктирні лінії відповідають паралельним АУ, суцільні -квазіпаралельним)
З наведених залежностей випливає, що при збільшенні розрядності обчислень квазіпаралельні АП економічніше використовують апаратні ресурси крісталів FPGA. При цьому суттєво зменшується задіяна кількість зовнішніх виводів мікросхем. На однаковій частоті тактування квазіпаралельні АП забезпечують значно менший час обчислення функції порівняно з паралельними АП. З іншого боку, квазіпаралельним АП потрібна менша частота тактування для забезпечення необхідної швидкодії, що забезпечує зниження параметрів енергоспоживання (напруги живлення, потужності, що розсіюється і т. д.) і збільшення надійності. Це дозволяє знизити вимоги до засобів охолодження, а також використовувати більш бюджетні мікросхеми FPGA.
Таким чином, при одноразовому обчисленні математичних функцій квазіпаралельні АП, реалізовані на базі FPGA, при збільшенні розрядності операндів перевершують паралельні АП за основними техніко-економічними характеристиками.
Література
1.M. Véstias and H. Neto, "Trends of CPU, GPU and FPGA for high-performance computing," 2014 24th International Conference on Field Programmable Logic and Applications (FPL), Munich, Germany, 2014, pp. 1-6, doi: 10.1109/FPL.2014.6927483.
Ця робота ліцензується відповідно до Creative Commons Attribution 4.0 International License
Знайшли помилку? Виділіть помилковий текст мишкою і натисніть Ctrl + Enter
2.S. Che, J. Li, J. W. Sheaffer, K. Skadron and J. Lach, "Accelerating Compute-Intensive Applications with GPUs and FPGAs," 2008 Symposium on Application Specific Processors, Anaheim, CA, USA, 2008, pp. 101-107, doi: 10.1109/SASP.2008.4570793.
3.В. И. Жабин, В. И. Корнейчук, В. П. Тарасенко, “Некоторые машинные методы вычисления рациональных функций многих аргументов”, Автомат. и телемех., 1977, № 12, 145–154; Autom. Remote Control, 38:12 (1978), 1864–1871.
4.Sarah Harris and David Harris. 2015. Digital Design and Computer Architecture: ARM Edition (1st. ed.). Morgan Kaufmann Publishers Inc., San Francisco, CA, USA.
Ця робота ліцензується відповідно до Creative Commons Attribution 4.0 International License
Знайшли помилку? Виділіть помилковий текст мишкою і натисніть Ctrl + Enter
Another articles in this section
-
PROSPECTS OF USING A CONVERSION NEURAL NETWORK TO PREVENT TRAFFIC ACCIDENTS IN A POPULAR POINT
31.03.2023 23:34 -
COMPUTER SIMULATION OF VERIFICATION DIGITAL PHASE METER
31.03.2023 14:58 -
ВИКОРИСТАННЯ ШТУЧНОГО ІНТЕЛЕКТУ В МАРКЕТИНГОВІЙ ДІЯЛЬНОСТІ
30.03.2023 19:51 -
THE NETWORKS SIT
30.03.2023 19:34 -
ОГЛЯД СИСТЕМ МОНІТОРИНГУ МЕРЕЖЕВОГО ТРАФІКУ КОРИСТУВАЧІВ
29.03.2023 15:17
Сonferences
Conference 2024
Conference 2023
Conference 2022
Conference 2021
